DMI – Corso di laurea magistrale in Informatica
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2020 Giuseppe Scollo
Schaumont, Figure 9.1 - The hardware/software interface
la figura mostra uno schema dei costituenti di un'interfaccia HW/SW
la funzione dell'interfaccia HW/SW è connettere l'applicazione software al modulo hardware custom; questo obiettivo coinvolge cinque elementi:
Schaumont, Figure 9.2 - Synchronization point
sincronizzazione: l'interazione strutturata di due entità parallele, altrimenti indipendenti
la sincronizzazione è necessaria per la comunicazione fra sottosistemi paralleli: ogni parlante deve avere un ascoltatore per essere sentito
Schaumont, Figure 9.3 - Dimensions of the synchronization problem
tre dimensioni ortogonali del problema della sincronizzazione:
semaforo: una primitiva di sincronizzazione S per il controllo di accesso a una risorsa astratta condivisa, mediante le operazioni:
Schaumont, Figure 9.4 - Synchronization with a single semaphore
int shared_data;
semaphore S1;
entity one {
P(S1);
while (1) {
short_delay();
shared_data = ...;
V(S1);
// synchronization point
}
}
entity two {
short_delay();
while (1) {
P(S1);
// synchronization point
received_data = shared_data;
}
}
Schaumont, Listing 9.1 - One-way synchronization with a semaphore
punti di sincronizzazione: quando la prima entità esegue la V(S1), così sbloccando l'altra entità
si assuma invece il contrario, e.g. spostando la chiamata di funzione short_delay() dal ciclo while nella prima entità a quello nella seconda ...
la situazione di ritardi variabili può essere gestita in uno schema con due semafori
Schaumont, Figure 9.5 - Synchronization with two semaphores
int shared_data;
semaphore S1, S2;
entity one {
P(S1);
while (1) {
variable_delay();
shared_data = ...;
V(S1); // synchronization point 1
P(S2); // synchronization point 2
}
}
entity two {
P(S2);
while (1) {
variable_delay();
P(S1); // synchronization point 1
received_data = shared_data;
V(S2); // synchronization point 2
}
}
Schaumont, Listing 9.2 - Two-way synchronization with two semaphores
la figura 9.5 illustra il caso in cui:
nei sistemi paralleli un semaforo centralizzato non è sempre fattibile; una comune alternativa è
l'accelerazione del calcolo è spesso la motivazione del progetto di hardware custom
occorre valutare anche i vincoli di comunicazione!
Schaumont, Figure 9.8 - Communication constraints of a coprocessor
Schaumont, Figure 9.9 - Communication-constrained system vs. computation-constrained system
il numero di cicli di clock per esecuzione del modulo hardware custom sono correlati al suo hardware sharing factor (HSF) =def numero di cicli di clock tra eventi di I/O consecutivi
| Architecture | HSF |
| Systolic array processor | 1 |
| Bit-parallel processor | 1–10 |
| Bit-serial processor | 10–100 |
| Micro-coded processor | >100 |
Schaumont, Table 9.1 - Hardware sharing factor
l'accoppiamento indica il livello di interazione tra flussi di esecuzione nel software e in hardware custom
l'accoppiamento correla sincronizzazione e prestazione
| Coprocessor | Memory-mapped | |
| Factor | interface | interface |
| Addressing | Processor-specific | On-chip bus address |
| Connection | Point-to-point | Shared |
| Latency | Fixed | Variable |
| Throughput | Higher | Lower |
Schaumont, Table 9.2 - Comparing a coprocessor interface with a memory-mapped interface
Schaumont, Figure 9.10 - Tight coupling versus loose coupling
esempio: differenza tra
N.B.: un alto grado di parallelismo nell'insieme del progetto può essere più facile da ottenere con uno schema di accoppiamento lasco piuttosto che stretto
un bus condiviso su chip consiste tipicamente di più segmenti, connessi da ponti; ogni transazione è iniziata da un master, a cui risponde uno slave; se questi stanno su segmenti diversi, il ponte agisce da slave su uno dei segmenti e da master sull'altro, effettuando la traduzione degli indirizzi
quattro classi di segnali di bus:
Schaumont, Figure 10.1
- (a) Example of a multi-master segmented bus system.
(b) Address space for the same bus
Schaumont, Figure 10.2 - Point-to-point bus
un bus punto-punto è una connessione fisica dedicata fra un master e uno slave, per trasferimenti di dati in flussi (stream) illimitati
la figura 10.3 mostra la disposizione fisica di un tipico segmento di bus su chip, con due master e due slave, dove le porte AND e OR al centro del diagramma fungono da multiplatori, sia delle linee indirizzo che delle linee dati
Schaumont, Figure 10.3 - Physical interconnection of a bus. The *_addr, *_wdata, *_sdata signals are signal vectors. The *_enable, *_grant, *_request signals are single-bit signals
convenzione sui nomi dei segnali di lettura/scrittura di dati:
l'arbitraggio del bus assicura che solo un componente per volta piloti qualsiasi linea del bus
una convenzione sui nomi aiuta a dedurre funzionalità e connettività di linee di bus dai loro nomi
il nome di un pin di un componente rifletterà la funzionalità del pin; segnali di bus, creati da interconnessioni di pin di componenti, seguiranno anch'essi una convenzione, per evitare confusione fra segnali simili
per la natura inerentemente parallela di un sistema di bus, i diagrammi di temporizzazione sono in ampio uso per descrivere le relazioni temporali fra segnali di bus
Schaumont, Figure 10.4 - Bus timing diagram notation
il diagramma in figura 10.4 mostra la notazione per descrivere le attività in un bus generico per cinque cicli di clock
questi diagrammi sono molto utili per descrivere le attività su un bus in funzione del tempo
