in questa esercitazione si trattano:

• integrazione di componenti hardware per lo sviluppo di SoC mediante Qsys
• strumenti per il profiling di applicazioni software
• progetto di un sistema Nios II dotato di un performance counter
• uso dell'API del performance counter in un esempio ben noto: calcolo del delay su una sequenza di traiettorie di Collatz, con input di utente della lunghezza della sequenza
• integrazione HW/SW mediante generazione del BSP nel Monitor Program, compilazione, caricamento su FPGA, debugging ed esecuzione
• esperienza di laboratorio:
  • progetto e realizzazione di un sistema HW/SW con struttura e caratteristiche simili a quelle dell'esempio mostrato in questa esercitazione, adoperando gli stessi strumenti di sviluppo e profiling, ma per un'applicazione diversa

lo sviluppo di un SoC con applicazioni è una tipica attività di codesign HW/SW

• consiste di progetto e sviluppo di componenti di entrambi i tipi e la loro integrazione a formare un sistema

lo strumento di Quartus usato in questa esercitazione per l'integrazione di componenti hardware nello sviluppo di SoC è Qsys

• si consiglia di consultare l'introduzione a Qsys e di ri-eseguire sulla DE1-SoC l'esempio ivi mostrato, come proposto nella prima parte dell'esercitazione precedente, per acquisire familiarità con l'uso dello strumento

un esempio un po' più complesso è oggetto di questa esercitazione:

• sviluppo di un SoC simile a quello indicato ma dotato di un componente per il profiling accurato di applicazioni software (v. appresso)
• sviluppo di una realizzazione software del calcolo del delay di traiettorie di Collatz, e di un'applicazione software per la misura del suo tempo di esecuzione

profiling di un programma: misura del tempo speso in diverse parti del programma, per identificarne quelle critiche per la velocità di esecuzione

• utile nel codesign HW/SW per valutare quali parti di un programma siano meritevoli di eventuale accelerazione hardware, e stimare quindi il guadagno di prestazione conseguibile

la figura mostra lo schema Qsys del sistema Nios II con Performance Counter Unit

• lo schema è simile a quello dell'esempio nell'introduzione a Qsys, eccetto per l'assenza della PIO LEDs e per la presenza del componente per il profiling

la funzione C in figura è una realizzazione software del calcolo del delay di una traiettoria di Collatz di dato inizio

• le direttive di preprocessing, tranne la quarta, fanno riferimento alla piattaforma hardware precedentemente costruita con Qsys, v. appresso

a differenza delle precedenti esperienze di laboratorio relative a realizzazioni hardware della funzione considerata, qui l'input di utente determina la lunghezza della sequenza di traiettorie da generare nel programma principale, ovvero il numero di invocazioni della funzione

• all'input dagli switch si applica un fattore di scala per avere una durata ragionevole del test

le direttive di preprocessing mostrate prima abilitano l'uso dell'API del performance counter e di altri simboli (SWITCHES_BASE in questo caso) definiti nell'interfaccia software del sistema costruito con Qsys

il debugging nel Monitor Program può essere condotto anche al livello del sorgente C (visualizzazione dei valori delle variabili)

• per questo è necessaria la compilazione con livello di ottimizzazione -O0

rimane comunque accessibile il disassembly del programma, in cui porre breakpoint ed esaminare lo stato dell'esecuzione in punti critici per la verifica della sua correttezza

• per esempio, con i breakpoint in figura si può verificare la correttezza del calcolo del n. di iterazioni e della frequenza di clock, risp. in r18 e r19

si propone di progettare e realizzare un sistema HW/SW con struttura e caratteristiche simili a quelle dell'esempio mostrato in questa esercitazione, adoperando gli stessi strumenti di sviluppo e profiling, ma per un'applicazione diversa; precisamente, il lavoro consiste di:

• costruzione di un sistema Nios II su FPGA, dotato di un componente per il profiling dell'applicazione
• sviluppo software di un programma per il test di coprimalità su una sequenza di una coppia di numeri, usando una funzione di calcolo del GCD
• integrazione HW/SW del sistema e dell'applicazione, con: profiling di quest'ultima mediante l'API del componente di cui sopra, generazione del BSP, compilazione, caricamento ed esecuzione su FPGA, con eventuale debugging se necessario

letture raccomandate:

• Introduction to the Qsys System Integration Tool - For Quartus Prime 16.1, Intel Corp. - FPGA University Program, November 2016

letture per ulteriori approfondimenti:

• Profiling Nios II Systems, AN-391-3.0, Altera Corp., July 2011

materiali utili per l'esperienza di laboratorio proposta:

• Performance Counter Unit Core, Ch. 36 in: Embedded Peripherals IP User Guide, Intel Corp., UG-01085 | 2019.12.16
• Intel FPGA Monitor Program Tutorial for Nios II - For Quartus Prime 16.1, Intel® FPGA University Program (November 2016)
• file sorgenti per l'esperienza di laboratorio